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    講述半導體測量的流程

    2020-11-03 14:28:47

    講述半導體測量的流程

           傳統意義的半導體測量指基于ATE機臺的產品測試,分為wafer level的CP測試(chip probing)或FE測試(FrontEnd test)和封裝之后的FT測試(final test)或BE測試(backend test)。當然隨著WLCSP (wafer level chip scale package)封裝的推廣,越來越多產品只需要CP測試后就可以切割分片供貨了。

           傳統的半導體測量是高度依賴DFT設計,完備的DFT設計可以提供高故障覆蓋率的測試激勵,保證半導體測試可以用較小的時間成本篩選出有故障的芯片。但是隨著芯片軟硬件復雜度的提高,許多問題無法或很難抽象出相應的故障模型,因此SLT(system level test)也被多數公司采用,放在FT測試之后整個FT測試的故障覆蓋率,保證DPM(defects per million )滿足客戶需求。

           芯片根據應用領域,溫度和可靠性要求的不同,需要定義不同的test insertion。比如汽車電子的產品測試流程如下共有5個test insertion,如此多的test insertion是因為汽車電子的DPM要求zero defect,必須在不同溫度下多次測試地篩選新品。

           而一般用于消費類比如手機通訊的芯片,因為不涉及生命和公共安全,DPM要求一般在500附近,因此測試的流程也盡可能的簡化去降低測試成本。根據工藝在不同溫度對logic/sram的影響,決定wafer和device的測試溫度。


    半導體測量


           因為增加一個test insertion,測試成本就會顯著增加,產品利潤就會降低。因此半導體測試的一個重要工作是研究如何用盡量少的test insertion達到同樣的DPM目標。

           在項目的早期定下目標是“量產程序需要去除device test@cold,burn-in以及SLT”,在早期測試程序開發過程中,就需要研究嘗試如何在保留的test insertion中增加更多的測試(比如scan/mbist/IO stress測試,更嚴格的pass/fail limit等等),以達到篩選出同樣有問題的芯片。

           如何定義不同test insertion的測試內容呢? 概括而言是需要測試工程師根據故障概率,測試時間和測試條件的綜合評估而定。

           wafer test使用探針卡+probe實現芯片與ATE機臺的電氣連接,一般而言探針卡的接觸電阻以及感性阻值較大,盡量避免測試頻率高的測試(限制在50M~100M以內),而將重點放在scan/mbist等故障率比較高的測試上,保證90%以上的defect可以在wafer level篩出而不浪費assembly和FT測試的cost。

           FT測試一般在早期需要實現所有的測試以保證測試覆蓋率。除了篩選defect之外,一般FT測試還需trim一些analog模塊比如bandgap,reference current,reference resistance等等,以及其他一些需要將結果寫到fuse內的測試。

           SLT一般使用類似系統應用板搭建的mini-system執行系統應用軟件,篩選出無法用DFT的故障模型表征的defect,或者是ATE機臺受限的一些和性能相關的功能測試。但是因為SLT測試不容易提供工藝和設計改進需要的具體數據,一般需要在量產過程中提高ATE測試的故障覆蓋率以及有效性,減少進入SLT測試的defect device的數量,目標是去除SLT測試。

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